JESD204B IP核心

在异构网络系统实现连接


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JEDEC标准号204B（JESD204B）描述了数据转换器和逻辑设备之间的串行接口。它包含允许设计者实现其可以与符合标准的其它装置（转换器）进行通信的逻辑器件所必需的信息。晶格的JESD204B 3G / 5G IP核心产品支持的Rx芯（ADC到FPGA方向亚搏国际网址）和/或核心的Tx（FPGA到DAC方向）。Rx和Tx核心可以各自分别与具有不同参数的生成。

    特征

    • JEDEC标准号204B（JESD204B.01）2011年7月的子集
    • Rx core执行基于子类0和子类1的车道对齐
    • Rx核心执行帧对齐检测/监控和八字节重建
    • RX内核的产品进行用户启用解扰
    • Rx core恢复初始化车道同步过程中的链路配置参数，并将其与用户选择的参数进行比较，以生成配置不匹配错误
    • Tx核心执行用户激活置乱
    • TX核心生成初始道对准序列
    • TX芯进行对准字符代
    • TX核心来源初始通道同步序列期间链路与用户所选择的参数值的配置数据
    • 16位（3G）或32位（5G）织物每信道接口，用于低核心频率
    • 有一个数据时钟提前一次性帧/多帧边界标志让用户轻松控制成帧器/解帧状态机的过渡

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    框图

    性能和尺寸

    JESD204B 3G IP核心要闻速览
    FPGA的家庭支持亚搏国际网址 LatticeECP3的 ECP5
    目标设备 LFE3-70EA-6FN672C lfe5um - 85 f - 8 bg756c
    最大数据速率 3 Gbps的 3 Gbps的
    数据路径宽度 16位/路，
    32位总为2个车道    		 16位/路，
    32位总为2个车道
    附近地区 接收时间：4886 / TX：651 处方:2276 / Tx: 534
    的sysMEM™EBRS 处方:2 / Tx: 0 处方:2 / Tx: 0
    寄存器 处方:2174 / Tx: 266 接收时间：2170 / TX：266
    JESD204B 5G IP核心要闻速览
    FPGA的家庭支持亚搏国际网址 ECP5-5G
    目标设备 LFE5UM5G-85F-8BG756C
    最大数据速率 5 Gbps的
    数据路径宽度 32位/路，
    64位总为2个车道
    附近地区 处方:3475 / Tx: 936
    的sysMEM™EBRS RX：0 / TX：0
    寄存器 处方:3977 / Tx: 621

    订购信息

    家庭 零件号
    ECP5-5G JESD-204B-E5G-U
    jesd - 204 b - e5g ut
    ECP5 jesd - 204 b - e5 u
    jesd - 204 b - e5 ut

    IP版本：3.3

    评估：欲下载该IP的完整评估版，请访问IPexpress工具，然后单击工具栏上的IP服务器按钮。可供下载的所有LatticeCORE IP核和模块将是可见的。有关查看/下载IP请阅读更多信息IP Express快速入门指南。

    购买：要了解如何购买IP核，请联系您的当地的莱迪思销售办事处。

    文档

    快速参考
    标题 数 版本 日期 格式 尺寸
    JESD204B IP核心用户指南
    		 fpga - ipug - 02010 2.3 6/20/2017 PDF 3 MB


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