情况：
设备正在驱动大量IOS，在并行数据总线中在VCCIO和GND之间切换。设计人员知道，如果信号迹线太长，则使用未钻头的总线可能存在反射，这可能会降低边距，从而导致数据错误。设计者正在考虑添加串联电阻，以提供源终止，添加结束终端，或改变IO当前设置，转换速率或那些的任何组合。解决方案中最好的是什么？
解决方案:
每个设计都有它自己的最佳解决方案，这个解决方案取决于设备的数量，它们彼此之间的间距，设备的输出电流和回转设置，以及接收器的输入负载。
为实例有一个无端接的接收机,33个欧姆系列源终止与一组输入输出电阻12马或越来越快速设置,通常会给最好的信号性能较低的SSO由于源阻抗匹配改进典型50欧姆PCB痕迹。你也可以接近这个水平的性能，而不添加一个串联电阻的短路径，通过运行IOs在12ma的电流设置。没有外部串联电阻，它可能看到严重的反射在最高的电流设置与更长的PCB痕迹，没有终端终端。例如，在PCB信号通道上有多个接收器，添加一个串联电阻可能有帮助，也可能没有帮助，您可能需要进行更高的电流设置，并/或打开PCI钳。
最初可能似乎是一个简单的设计工作，可以快速变得更加复杂，因为您开始在IO当前设置，快/慢的扭转方面的折磨，以及是否添加外部串联电阻，结束终端或甚至将外部电路折叠成较大的FPGA，或将并行总线移动到SERDES IO。有很多选择可供选择，它们都取决于您的特定设计要求。
为了帮助找到一个最佳解决方案，可以为并行数据总线设计提供合理的信号完整性，建议在IBIS模拟器中设置设备IBIS模型和遍历PCB痕迹，您可以在有或没有外部系列的情况下优化信号性能在制造PCB之前的电阻器。ibis模拟器将允许您快速更改IO类型，io show
设置，PCB跟踪长度，外部串联电阻值(如果有)以及设备在PCB上的位置，以找到一个最优的解决方案为您的设计要求。
中提供设备IBIS模型库
isplever.软件：
{
isplever.安装目录} \ cae_library \ ibis
特定的IO模型也可以直接由ISPLEVER输出给定IO。您还可以在此处下载Lattice Device Ibis Models：
//www.nuralim.com
然后转到PRODUCTS，选择设备，然后在页面的右侧，选择“Downloads”，并在左侧选择IBIS MODELS。
关于高速PCB设计考虑的更新讨论。请按照格子网站链接：
//www.nuralim.com/Search.aspx?&lcid=9&q=TN1033&t=330